cmos閂鎖效應(yīng)解決,cmos電路的閂鎖效應(yīng)-KIA MOS管
信息來(lái)源：本站 日期：2024-12-20
閂鎖效應(yīng)(Latch-up）是在CMOS晶片中，由于寄生的NPN和PNP三極管相互導(dǎo)通，使得在電源VDD和地VSS之間產(chǎn)生低阻抗通路，從而引發(fā)大電流通過(guò)，對(duì)芯片造成永久性損壞的風(fēng)險(xiǎn)。這種效應(yīng)通常是由特定的電壓或電流條件觸發(fā)，如靜電放電（ESD）、瞬態(tài)電源干擾等。
閂鎖效應(yīng)會(huì)導(dǎo)致電路在電源與地之間形成短路，造成大電流、電過(guò)載（EOS）和器件損壞。具體表現(xiàn)為電路承受比正常工作大得多的電流，可能導(dǎo)致電路迅速燒毀。
閂鎖效應(yīng)的原理
閂鎖效應(yīng)的核心在于CMOS工藝中形成的寄生雙極晶體管結(jié)構(gòu)。在PMOS中，源和漏的重?fù)诫sp+型有源區(qū)、N阱（N-Well)擴(kuò)散區(qū)和P型襯底（P-sub）會(huì)形成縱向寄生的PNP結(jié)構(gòu)；而在NMOS中，則形成橫向寄生的NPN結(jié)構(gòu)。
在正常情況下，這些寄生晶體管處于截止?fàn)顟B(tài)，不會(huì)對(duì)電路造成影響。然而，當(dāng)外部條件（如電壓過(guò)沖、靜電放電等）導(dǎo)致其中一個(gè)寄生晶體管的集電極電流突然增大到一定值時(shí)，該晶體管會(huì)進(jìn)入導(dǎo)通狀態(tài)，并通過(guò)正反饋機(jī)制觸發(fā)另一個(gè)寄生晶體管的導(dǎo)通，從而在VDD和VSS之間形成低阻抗通路，引發(fā)大電流。
閂鎖效應(yīng)的產(chǎn)生原因：
電壓過(guò)沖：當(dāng)輸出端（Vout）的電位過(guò)沖超過(guò)VDD一定值時(shí)（如0.7V），PNP寄生晶體管會(huì)導(dǎo)通，進(jìn)而觸發(fā)正反饋機(jī)制，導(dǎo)致閂鎖效應(yīng)的發(fā)生。
靜電放電（ESD)：靜電放電現(xiàn)象會(huì)在瞬間產(chǎn)生高壓，可能使輸出端電位遠(yuǎn)高于VDD，導(dǎo)致NPN和PNP寄生晶體管同時(shí)導(dǎo)通，形成閂鎖。
電源干擾：瞬態(tài)電源干擾也可能導(dǎo)致器件管腳的電壓超過(guò)電源電壓或低于地，從而觸發(fā)閂鎖效應(yīng)。
電感感應(yīng)回沖：快速變化的電流在電感上會(huì)產(chǎn)生感應(yīng)電動(dòng)勢(shì)，這種感應(yīng)電動(dòng)勢(shì)可能通過(guò)電路耦合到器件管腳，導(dǎo)致電壓過(guò)沖或下沖，進(jìn)而觸發(fā)閂鎖。
避免閂鎖效應(yīng)的方法包括減小襯底和N阱的寄生電阻，使寄生的三極管不會(huì)處于正偏狀態(tài)。此外，通過(guò)提供大量的阱和襯底接觸也可以有效避免閂鎖效應(yīng)。
工藝制造角度：采用淺槽隔離技術(shù)（STI）、SOI工藝技術(shù)、倒摻雜阱技術(shù)和外延技術(shù)等手段來(lái)減小寄生電阻和電容，降低閂鎖效應(yīng)的風(fēng)險(xiǎn)。
版圖設(shè)計(jì)角度：使用Guardring(保護(hù)環(huán)）來(lái)隔離敏感區(qū)域，減少寄生效應(yīng)的影響；同時(shí)確保電源線和地線足夠強(qiáng)壯，并打滿Contact孔以降低電阻。此外，還應(yīng)注意將NMOS和PMOS拉開(kāi)一定距離以降低觸發(fā)閂鎖的可能性。
電路設(shè)計(jì)角度：在電路電源或地變動(dòng)較大的電路附近增加相關(guān)耦合電容以穩(wěn)定電壓；在PAD附近增加保護(hù)二極管以防止靜電放電對(duì)電路的影響；在電路的主通路上串聯(lián)大電阻以限制電流的大小。
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